הפרויקט הוא ל6 חודשי עבודה.
רקע:
קיים אצלנו פרויקט עובד (מוצר מדף) עם ממשק קיים לחיישן פוטוני ושרשרת חישה פעילה. נדרש להוסיף/לשפר יכולת “עיבוד וחישה חכמה” באמצעות אלגוריתם חדש: לבצע איפיון מלא של האלגוריתם, ולאחר מכן לממש אותו בתוך FPGA מסוג Xilinx Artix‑7 בסביבת Vivado וב‑VHDL.
העבודה היא הרחבה על בסיס קיים (לא “מאפס”), עם דגש על תכנון נכון, סימולציות, וריפיקציה ותיעוד.
מטרות עיקריות
איפיון אלגוריתם (דרישות/תרחישים/קריטריוני קבלה, דיוקים, fixed‑point אם נדרש)
מימוש RTL ב‑VHDL ל‑Artix‑7 בתוך פרויקט Vivado קיים/משולב
וריפיקציה מלאה: סימולציות, testbench, השוואה מול מודל reference ב‑Python/Matlab
מסירה מסודרת: קוד, פרויקט, סקריפטים, ודוקומנטציה
תחומי אחריות (Scope)
1) איפיון אלגוריתם
מסמך אלגוריתם: קלטים/פלטים, שלבי עיבוד, דיוקים, מגבלות latency/throughput, תרחישי קצה
הגדרת Acceptance Criteria ברורים (מה נחשב “עובד”)
2) מודל Reference (Python/Matlab)
מימוש מודל אלגוריתמי להשוואה (bit‑accurate ככל שניתן)
כלים ליצירת וקטורי בדיקה + השוואת תוצאות RTL מול מודל
סקריפטים להרצת בדיקות אוטומטית והפקת דוחות
3) מימוש FPGA (VHDL/Vivado)
כתיבת מודולים ב‑VHDL והטמעה בתוך התשתית הקיימת
טיפול ב‑clocking/CDC/reset בהתאם למערכת קיימת
Constraints (XDC) לפי צורך + סגירת timing
4) וריפיקציה ותיעוד
Testbench self‑checking + regression
Verification plan קצר + סיכום תוצאות (מה נבדק, מה עבר, מגבלות ידועות)
חבילת מסירה (Build/Sim instructions, מבנה repo, גרסאות כלים)
מה אנחנו מספקים
קוד/פרויקט קיים עובד (כולל ממשק לחיישן והזרמת נתונים)
דוגמאות נתונים/לוגים מהמערכת הקיימת לצורך פיתוח ובדיקות
איש קשר טכני פנימי לעבודה, אינטגרציה וקבלת החלטות
דרישות חובה
ניסיון ב‑VHDL ו‑Vivado (כולל אינטגרציה בפרויקט קיים)
ניסיון ב‑סימולציות ווריפיקציה (testbench, regression, debug)
ניסיון ב‑Python ו/או Matlab למודלים וכלי בדיקה
ניסיון בעיבוד אותות / fixed‑point – יתרון משמעותי
פורמט עבודה
עבודה לפי אבני דרך עם תוצרים ברורים בכל שלב
עדכון סטטוס קצר אחת לשבוע (או לפי צורך)
עבודה מרחוק חלק מהזמן, NDA לפי דרישה.
פרסום פרויקט
התחבר עם פייסבוק
התחבר עם LinkedIn